Upgrade LHCb Activités Techniques - Journée Projets du LPNHE 2 Février 2021 Olivier Le Dortz pour le groupe LHCb
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Upgrade LHCb
Activités Techniques
Journée Projets du LPNHE
2 Février 2021
Olivier Le Dortz pour le groupe LHCb
LHCb et ses upgrades O. Le Dortz Journée Projets du LPNHE 2 Février 2021 2
L’upgrade I de LHCb
Electronique(s)
FE & BE à 40 MHz
DAQ:
Real Time Analysis
Certaines des nombreuses améliorations de LHCb qui ont lieu pendant le LS2.
O. Le Dortz Journée Projets du LPNHE 2 Février 2021 3
Scintillating Fiber Tracker (SciFi)
3 Stations. Each station with 4 layers: X, U, V, X
250μm diameter scintillating fibers, 2.5m long, arranged in multiple layers for improved light collection
Mirror at the center (beam pipe height) to collect reflected light
Multi-channel Silicon photo-multipliers (SiPM 128 channels in a 32mm array), 40MHz front-end electronics
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Chaîne électronique front-end SciFi
Full detector: 288 Readout Boxes (4608=24x192 GBT outputs max)
SiPM PACIFIC ASIC Clusterization DATA GBT
FPGA Output
64 2 x 64 VTT Tx
128 28 To Tell40
2 x 128 GBT Link
112 bits à 40 MHz
64 2 x 64
~4.5 Gb/s
128 analog 2 x 64 analog inputs 28 E-links at 160 MHz
channels 2 bits digital outputs per channel
x 8 1 FE Board = ½ Readout Box ( + 1 Master GBT for TFC/ECS per ½ Readout Box )
x 16 2 FE Boards = 1 Readout Box
• PACIFIC outputs = 2 bits, results of 3 non-linear thresholds applications
• Clusterization algorithm:
• Identify clusters in a set of contiguous SiPM channels
• Output = Zero suppressed Data field of the GBT frames = 9 bits
• NZS Data = PACIFIC “raw” 2-bit outputs + cluster result ( 256 bits + cluster )
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Electronique Back-End LHCb
Basée sur des cartes PCIe40 (CPPM)
24 ou 48 liens multiGbits/s
optiques (Tx/Rx)
Sortie des données vers DAQ via une interface
PCIexpress ( 100 Gb/s maximum,
80 Gb/s en pratique )
FPGA central (intelFPGA Arria10 GX). Plusieurs types de firmwares selon la fonction:
SODIN : Distribution TFC (Timing and Fast Control) vers tous les sous-détecteurs (SD)
SOL40: Distribution TFC d’un sous-détecteur + Slow Control (bidirectionnel)
TELL40:
Récupération des données des cartes FE d’un sous-détecteur
Construction de « fragments » d’événements de la portion de SD et envoi vers DAQ
Firmware spécifique à chaque sous-détecteur
MiniDAQ: Firmware de test et de validation permettant un fonctionnement « standalone » qui intègre les fonctionnalités
SODIN/SOL40/TELL40 (+émulation de front-end)
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Firmware TELL40
Environnement complet
Un framework générique et modulaire pour tout Base VHDL
LHCb (collaboration CERN, CPPM, LAPP) Repository git
Des modules spécifiques à chaque sous-détecteur Simulations (incluant le FE
émulé)
Compilations du firmware
Logiciel: DAQ et slow-control
Firmware SciFi:
2 configurations, selon la zone
du détecteur
• 2x20 liens FE par carte
• 1x16 liens FE par carte
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Activités du groupe SciFi LPNHE
• Développement du firmware spécifique au SciFi
• Définition des formats de données ( FEBE, BEDAQ )
• 2 formats de FEBE à gérer ( SciFi FF, SciFi FV )
• Modularité et dimensionnement. Validation par simulations
• Développement de blocs spécifiques SciFi:
• Encodage des évènements SciFi: code VHDL d’encodage des données vers la sortie PCIexpress (données
‘cluster’ et données brutes)
• Analyse en ligne pour calibration du FE
• Calcul d’histogrammes au vol de toutes les cellules de SiPM du front-end et envoi vers la DAQ du
calcul final (=>S-curves)
• Tests sur framework complet et validation:
• Sur une carte PCIe40 installée en LPNHE (système standalone sans FE)
• Sur setup avec vrai front-end au CERN
• Tests (banc/faisceau) et déploiement du firmware
• Logiciel de pilotage des cartes et interface avec la DAQ
• Développement de panneaux graphiques spécifiques du logiciel de contrôle (WinCC)
• Installation, commissioning
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Echéancier / Ressources Humaines
• Après 2021: suivi/maintenance jusqu’à 2024
• Electronique: Olivier Le Dortz (FW spécifique), Jean-Luc Meunier (émulateur de FE)
• Informatique: Diego Terront (Déploiement serveur, logiciel d’acquisition et slow control)
• Thomas Grammatico. puis Luigi Del Buono (Développement de panneaux spécifiques logiciel slow-control WinCC)
O. Le Dortz Journée Projets du LPNHE 2 Février 2021 9
Codex-B
Proposed experiment to search for long-lived beyond SM particles in the DELPHI cavern. Convenient
location and competitive/complementary physics reach for a fraction of the cost of some other
experiments targeting this physics.
Codex-beta: 2x2x2m3 demonstrator: use RPCs being built for ATLAS upgrade
O. Le Dortz Journée Projets du LPNHE 2 Février 2021 10Codex-B: Timeline and LPNHE involvement
Eli, Francesco, Vava, plus a student and postdoc financed by ERC: data analysis
Backend electronics (TELL40 FW), reconstruction in the readout: Olivier, Vava
Operations & maintenance: pro-rata with other institutes.
Since we first proposed the experiment, many institutes have now joined from the US, Spain, Italy, and UK, and
more are interested to join. A growing collaboration!
O. Le Dortz Journée Projets du LPNHE 2 Février 2021 11Traitement des données en temps réel par LHCb O. Le Dortz Journée Projets du LPNHE 2 Février 2021 12
Le système de déclenchement avec GPU « Allen »
Traitement de 32 Tb/s sur ~150 GPU de dernière génération, alors qu’on peut installer ~500
Allen permet donc de dépasser très largement les performances de physique prévues dans le trigger TDR de LHCb, écrit en
2014 !
Pas seulement un trigger pour LHCb – la coopération avec HSF et ATLAS démarre pour utiliser les aspects framework d’Allen
dans ces autres collaborations. Demande de postdoc “Emergence” avec Reina, en collaboration avec LIP6 et IJCLab.
O. Le Dortz Journée Projets du LPNHE 2 Février 2021 13Calendrier et planning 01/2021-01/2024
Analyse en temps réel (RTA)
Responsable Scientifique : Vladimir Gligorov
Responsable Technique : aucun pour le moment
WP/Livrables Echéance Statut
Mise en service du système de déclenchement “Allen” 01/2021 - PLANIFIE
09/2022
Reconstruction des traces sur le GPU 01/2021 – PLANIFIE
09/2023
Assurance qualité du système software RTA 01/2021 - PLANIFIE
01/2024
Suivi des demandes de simulation dans le projet RTA 01/2021- PLANIFIE
09/2023
Pilotage du projet RTA pour la collaboration LHCb 01/2021- PLANIFIE
01/2023Prospectives détecteur upgrade Phase II
LHC-HL – Démarage de la physique en 2032
Discussions en cours LHCb-France pour organiser les implications des laboratoires (nouveaux
protagonistes: CEA et Subatech)
L’équipe LPNHE LHCb exprime un intérêt pour le tracking (UT ou MT).
L’UT semble offrir davantage d’opportunités et permettrait de fédérer un nombre plus important
de laboratoires français.
Implication technique potentielle du LPNHE:
électronique numérique (développement fonction d’ASIC ou FPGA)
Premiers jalons:
Préparation du Framework Technical Design Report (FTDR) mi-2021
Contribution technique à partir de 2023
éventualité d’une contribution mécanique ?
O. Le Dortz Journée Projets du LPNHE 2 Février 2021 15Compléments O. Le Dortz Journée Projets du LPNHE 2 Février 2021 16
Commissioning of C-Frame 1
1 C-Frame = 1 demi plan de détecteur en XY, 2
couches en Z
⇒ 1/12ème de détecteur
Bientôt, déploiement d’un 2nd setup électronique, avec
les cartes/FW finaux
DAQ server with PCIe40 cards
used for commissioning
LHCb Reunion Ressources 9/2020 9FW SciFi: Encodage des évènements
x 20 liens FE
Cluster fragment. 256-bit frames generated by the TELL40 FPGA at 250 MHz
Le principe d’encodage est simple: concaténer plusieurs flux de taille variable en un seul;
La difficulté vient des contraintes:
Taux d’évènements: 40 MHz max / 30 MHz nominal
Jusqu’à 2x20 liens d’entrée, 2 sorties PCIexpress
Un budget en ressources logiques limité
Contraintes en temps: entrée 200 MHz, sortie PCIe à 250 MHz ( 256@250M=> 64 Gbits/s max )
L’architecture adoptée a permis de limiter la taille prise par le module (FW SciFi: aide à la calibration du FE
Détermination des piédestaux et
réponses à n photo-électrons en
balayant les valeurs de comparateur
en sortie de chaque canal SiPM
(S-curve)
Implantation, dans le FPGA back-end,
de la fonction d’histogramme au vol,
pour chaque cellule de SiPM, puis
envoi du résultat (un point sur la
« S-curve ») vers la DAQ
Enjeu: accélération des runs de calibration et de l’analyse des données
40 liens FE par TELL40 / 128 canaux SiPM par lien / 8 compteurs de 16 bits par canal
=> ~40.000 compteurs de 16 bits ( 655.360 registres élémentaires )
implantés dans des RAMs internes
5% des cellules logiques du FPGA, 15% des blocs mémoires du FPGA
Gain en temps: ~1 ordre de grandeur de la chaîne complète
O. Le Dortz Journée Projets du LPNHE 2 Février 2021 19Cartes back-end pour le SciFi
Functionality PCIe40 type Required Spares Sub-Total
TELL40_24 24 inputs 48 5 53
TELL40_48 48 inputs 96 10 106
48 inputs
SOL40 12 2 14
+ 48 outputs
TOTAL 156 17 173
Unit cost estimation: 5.000 EUR
Total cost estimation : 865.000 EUR
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